Quarttls2怎么在一个项目里建立多个vhdl文件
<p>Quarttls2怎么在一个项目里建立多个vhdl文件</p><p><img src="http://img.baidu.com/img/iknow/icn_point.gif"> 悬赏分：0 -</p>
<p>提问时间2010-6-28 12:18</p>
<p>如题 因为一个项目文件里实体名称要相同那多个VHDL文件怎么设置</p>
<p>所谓的顶层项目和底层项目怎么设置</p>
<p>提问者： jaylove7 - 一级</p>
<p>网友推荐答案</p>
<p>你可以去网上下载一些代码看看，一般的工程都会分为顶层设计和底层模块实现这两大部分的。在VHDL中，顶层设计一般是用来连接所有的顶层设计，并设置相应的对外的端口的。在这里简单介绍一下：</p>
<p>1.声明你的底层的模块作为元件</p>
<p>在architecture中声明你的底层模块为元件</p>
<p>component “模块名称” is</p>
<p>port(</p>
<p>clk : in std_logic;</p>
<p>...</p>
<p>...</p>
<p>);</p>
<p>end component;</p>
<p>2.将你声明的元件例化</p>
<p>“实体名字” ： “元件名字”</p>
<p>port map</p>
<p>(</p>
<p>clk=> “要连接到的信号”，</p>
<p>...</p>
<p>...</p>
<p>);</p>
<p>这样你在编辑的时候软件会自动识别你的项目文件的层次关系，并加以组织。</p>
<p>如果还有不明白的可以给我邮件liuyle04@gmail.com</p>
<p>回答者：</p>
<p><img src="http://www.baidu.com/search/zhidao/zhuti-5year/image/icon1.gif"></p>
<p>bookandshoes - 三级 2010-6-28 15:00</p>
页:
[1]